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摩爾定律效應(yīng)越來越弱，這在即將到來的3nm制程上體現(xiàn)得更加凸出。7nm還可以不依賴于EUV光刻機，但這在5nm時代已經(jīng)不成立，EUV作用無可替代，而5nm又似乎是7nm向3nm過渡過程中得一個“緩沖”地帶，真正達到3nm的時代，由于工藝復(fù)雜度的大幅提升，以及相關(guān)材料、連接等配套技術(shù)的不成熟，使得3nm產(chǎn)業(yè)鏈上的各個環(huán)節(jié)都顯得力不從心，特別是芯片制造和封測環(huán)節(jié)，代表企業(yè)自然是臺積電和三星，前進道路較之7nm和5nm時代，難度陡增。

臺積電也“畏懼”3nm的高成本

臺積電3nm制程仍延用FinFET晶體管架構(gòu)，其主要優(yōu)勢在于可充分發(fā)揮EUV技術(shù)優(yōu)異的光學(xué)能力，以及符合預(yù)期的良率表現(xiàn)，減少光罩缺陷及制程堆棧誤差，并降低整體成本。相較于三星3nm制程使用的GAA（Gate-All-Around）技術(shù)，臺積電依然處于優(yōu)勢地位。

不過，要實現(xiàn)3nm制程量產(chǎn)，臺積電還需要克服一系列困難。

3nm制程面臨芯片設(shè)計復(fù)雜度以及晶圓代工成本飆升等問題，還有EUV光刻機采購成本創(chuàng)新高，產(chǎn)出吞吐量提升速度放緩，推升3nm晶圓代工報價恐達3萬美元。

近期，有消息傳出，蘋果可能考慮到成本關(guān)系，推遲手機芯片采用3nm制程，不過這一消息并未得到證實。實際上，為了改善成本，臺積電專門制定了EUV改善計劃，并改良EUV光刻機設(shè)計，以及導(dǎo)入先進封裝，以求更多客戶愿意采用3nm制程。

EUV設(shè)備耗電量是DUV的10倍。臺積電通過設(shè)備程序修正，將EUV光脈沖能量優(yōu)化，并重新設(shè)計反射結(jié)構(gòu)，有效提了3%反射率。臺積電還分析二氧化碳雷射系統(tǒng)放大器的運轉(zhuǎn)數(shù)據(jù)，采用變動頻率取代固定頻率的方式，提升了EUV設(shè)備5%的能源使用效率。這些工作主要就是針對3nm制程的。

另外，臺積電有望啟動EUV持續(xù)改善計劃（CIP），目的是增加芯片尺寸的同時，減少EUV光罩使用道數(shù)。以ASML今年推出的NXE：3600D為例，其價格高達1.4～1.5億美元，每小時可處理160片12英寸晶圓，4nm制程上，EUV光罩大約在14層之內(nèi)，而3nm制程將達到25層，導(dǎo)致成本暴增。

通過CIP，有望將光罩降至20層，雖然芯片尺寸將略為增加，但是有助于降低生產(chǎn)成本與晶圓代工報價。

除了制造，3nm芯片封裝也是一大挑戰(zhàn)，屆時，3D封裝技術(shù)將全面導(dǎo)入量產(chǎn)，同時，隨著3nm制程技術(shù)和成本的增加，Chiplet堆疊和封裝技術(shù)也將大面積鋪開。這些都使得臺積電需要投入更多的資源和精力。

正是因為存在這樣的狀況和趨勢，需要更多的合作。近期，有臺灣地區(qū)媒體報道，臺積電已將2.5D封裝技術(shù)CoWoS（Chip On Wafer On Substrate）業(yè)務(wù)的部分流程（On Substrate，簡稱oS）外包給了OSAT廠商，主要集中在小批量定制產(chǎn)品方面。而類似的合作模式預(yù)計將在未來的3D IC封裝中繼續(xù)存在。CoWoS技術(shù)先將芯片通過Chip on Wafer（CoW）的封裝制程連接至硅晶圓，再把CoW芯片與基板連接（oS）。

臺積電擁有高度自動化的晶圓級封裝技術(shù)，而oS流程無法實現(xiàn)自動化的部分較多，需要更多人力，而日月光（ASE）、硅品、安靠（Amkor）等頂尖OSAT廠商在oS流程處理方面的經(jīng)驗更多。

在封裝業(yè)務(wù)方面，臺積電最賺錢的是晶圓級SiP技術(shù)，如CoW和WoW，其次是FOWLP和InFO，而oS的利潤最低。由于Chiplet需求顯著增長，預(yù)計臺積電會將更多的低利潤封裝業(yè)務(wù)交給OSAT。

三星押寶新架構(gòu)

與臺積電延續(xù)使用FinFET晶體管架構(gòu)不同，三星的3nm制程將進入GAA時代，這也是芯片制造史上首次采用該架構(gòu)，也算是一個里程碑了。GAA架構(gòu)的優(yōu)勢在于可以擴展驅(qū)動處理器和組件的能力，使其具有更高的性能和更低的功耗。

三星的先進制程時間表顯示，本來2021年就要投產(chǎn)3nm制程，但要全面轉(zhuǎn)移至最新技術(shù)難度相當(dāng)高，2022年上半年才會推出3nm制程，臺積電3nm制程將在同年下半年推出。但具體量產(chǎn)時間和良率情況，還要等到出貨后才能見分曉。

三星強調(diào)，與5nm制程相比，其首顆3nm制程GAA技術(shù)芯片面積將縮小35%，性能提高 30% 或功耗降低 50%。三星也表示3nm制程良率正在逼近4nm，預(yù)計2022 年推出第一代 3nm 3GAE 技術(shù)，2023年推出新一代3nm 3GAP技術(shù)。

要想實現(xiàn)以上目標(biāo)，三星還需要客服不少技術(shù)難題。有業(yè)內(nèi)人士表示，目前，三星的3nm GAA工藝依然面臨著漏電等關(guān)鍵技術(shù)問題，性能和成本方面可能也存在一些問題，或許將依然不敵臺積電3nm FinFET工藝。

在封裝方面，三星也面臨著與臺積電類似的挑戰(zhàn)，那就是3nm封裝需要投入更多的資源和精力，也需要有合作伙伴提供支持。11月11日，三星宣布，已開發(fā)出混合基板立方體 (H-Cube) 技術(shù)，這是其最新的 2.5D 封裝解決方案，專門用于需要高性能和大面積的高性能計算、人工智能、數(shù)據(jù)中心和網(wǎng)絡(luò)芯片。而H-Cube技術(shù)和該公司與三星電機 (SEMCO) 和 Amkor Technology 聯(lián)合開發(fā)的。

隨著一個封裝中的芯片數(shù)量和尺寸的增加或需要高帶寬通信，大面積封裝變得越來越重要。對于包括中介層在內(nèi)的Die的附著和連接，細(xì)間距基板是必不可少的，但隨著尺寸的增加，價格會顯著上漲。H-Cube技術(shù)采用混合基板與能夠進行精細(xì)凸塊連接的細(xì)間距基板和高密度互連 (HDI) 基板相結(jié)合，以實現(xiàn)大尺寸的 2.5D 封裝。

當(dāng)集成六個或更多 HBM 時，大面積基板的制造難度迅速增加，導(dǎo)致效率下降。三星通過應(yīng)用混合基板結(jié)構(gòu)解決了這個問題，其中易于大面積實施的HDI基板重疊在高端細(xì)間距基板下。通過將連接芯片和基板的焊球間距比傳統(tǒng)焊球間距減少 35%，可以將細(xì)間距基板的尺寸最小化，同時在細(xì)間距基板下增加 HDI 基板。

AMD轉(zhuǎn)單傳聞

近些年，隨著AMD業(yè)務(wù)的風(fēng)生水起，其對先進制程的需求量快速提升，在7nm和5nm方面，AMD已經(jīng)成為臺積電的第二大客戶。不出意外的話，該公司的下一代Zen 5架構(gòu)霄龍（EPYC）Turin 處理器，也將采用臺積電的3nm制程。

然而，自從三星宣布了3nm制程工藝計劃后，市場不斷傳出高通和AMD愿意采用，除了三星可以提供從設(shè)計到生產(chǎn)的全套服務(wù)配合外，其代工報價相對低廉絕對是讓高通和AMD心動的原因，這點在英偉達與三星在8nm工藝的合作上就有很好的體現(xiàn)。

雖然AMD一直將臺積電作為主要代工廠，但一直希望有第二家晶圓代工廠能有所分擔(dān)，特別是英特爾現(xiàn)在也選擇了臺積電進行代工。由于AMD不可能與進入晶圓代工市場的英特爾合作，三星也就成為唯一候選。據(jù)了解，AMD或許會選擇三星生產(chǎn)GPU和非主力平臺的CPU，不過仍要視乎三星3nm工藝的技術(shù)和良品率而定。

而且，最近幾年，AMD與三星一直在GPU技術(shù)方面保持著合作關(guān)系。2019年，三星與AMD宣布達成多年戰(zhàn)略合作關(guān)系，三星獲得AMD的GPU IP授權(quán)，允許三星在與AMD不發(fā)生競爭關(guān)系的領(lǐng)域使用其GPU IP，如說手機、平板電腦等。而三星得到的IP不會出現(xiàn)在PC平臺上。

在今年5月舉辦的 2021 Computex 臺北電腦展上，AMD公司CEO蘇姿豐宣布將把自家的 RDNA 2架構(gòu)GPU帶到三星 Exynos SoC 上，代替原有的 Mali GPU。

7月，有消息認(rèn)識爆料，三星即將推出代號為“Pamir（帕米爾）”的Exynos 2200處理器，基于4nm工藝制程打造，集成了AMD GPU。根據(jù)此前披露的信息，三星Exynos 2200將采用RDNA2圖形微架構(gòu)，這是PlayStation 5、Xbox Series X和AMD Radeon RX顯卡中使用的技術(shù)。不過，由于架構(gòu)和功耗的原因，三星Exynos與AMD GPU結(jié)合后的具體表現(xiàn)可能不會達到與游戲機和PC甚至筆記本電腦相同的水平，但它仍然可以使三星的Exynos在競爭中獲得優(yōu)勢。按照慣例，三星Galaxy S22系列預(yù)計會率先商用Exynos 2200處理器。

因此，基于近些年良好的合作關(guān)系，以及3nm制程難度和風(fēng)險水平的提升，AMD有一家芯片代工備選廠商，也是合理的。具體情況如何，就看明年3nm的量產(chǎn)情況了。

Chiplet有望在3nm時代爆發(fā)

近些年，Chiplet的出現(xiàn)，就是因為7nm、5nm先進制程的成本過高，使得多數(shù)廠商望而卻步，為了讓先進制程不斷普及，讓更多廠商受惠的同時，能較好地控制成本，采用將不同制程的多個Die封裝在一起的Chiplet技術(shù)受到了越來越多的關(guān)注。

不過，目前已經(jīng)量產(chǎn)的最先進制程是5nm，此時的Chiplet技術(shù)還處于起步階段，實際采用的廠商和芯片相對較少。但隨著3nm量產(chǎn)時代的到來，基于以上提到的3nm制程難度的大幅提升，Chiplet有望迎來快速增長期。這一點在剛剛發(fā)布的ISSCC 2022入選論文就可見一斑。與前兩年處于試水階段的“冷清”狀況相比，今年的Chiplet論文爆發(fā)了，特別是今年兩大CPU廠基于Chiplet的旗艦產(chǎn)品：英特爾的Ponte Vecchio和AMD的3D-V Cache(Zen3)。特別值得關(guān)注的是，這兩款芯片都實現(xiàn)了真正意義上的3D封裝，從維度上超越了2.5D的CoWoS 和Fanout封裝技術(shù)（采用硅inerposer或者RDL外沿層技術(shù)實現(xiàn)多層平面互連）。通過3D堆疊，互連維度由線上升到面，從水平長距離到垂直短距離，從更高維度地去挑戰(zhàn)馮諾依瓶頸。在實測數(shù)據(jù)中，AMD 的3D芯片效率較傳統(tǒng)monolithic可以實現(xiàn)幾乎一代的工藝紅利。也讓Chiplet集成芯片成為了除了尺寸微縮外，一條完整的新路徑。

實現(xiàn)Chiplet的三項關(guān)鍵技術(shù)是多個Die的互聯(lián)總線、高速接口和3D封裝。在這方面，AMD是先行者，也是最大的受益者，該公司近幾年在服務(wù)器CPU市場上的提升速度較之以前大幅提升，成功的關(guān)鍵點就是Chiplet，特別是其相應(yīng)的總線和封裝工藝，功不可沒。

在即將到來的3nm時代，Chiplet更加重要，也有望實現(xiàn)爆發(fā)式增長。AMD也在不斷發(fā)展Chiplet的相關(guān)技術(shù)，今年6月，AMD就介紹過其3D垂直緩存技術(shù)，基于臺積電SoIC技術(shù)。隨著硅通孔（TSV）的增加，未來AMD會專注于更復(fù)雜的3D堆疊技術(shù)，比如核心堆疊核心，IP堆疊IP，甚至宏塊可以3D堆疊。最終硅通孔的間距會變得非常緊密，以至于模塊拆分、折疊甚至電路拆分都將成為可能，這會徹底改變今天對處理器的認(rèn)知。

英特爾同樣重視Chiplet的相關(guān)技術(shù)。11月中旬，英特爾首次對外展示了Meteor Lake測試芯片，讓業(yè)界第一次看到英特爾第14代酷睿系列處理器的模樣。

Meteor Lake采用了模塊化設(shè)計，至少會有三個不同的模塊，分別是計算模塊、SOC-LP模塊（負(fù)責(zé)I/O）和GPU模塊。這些模塊可以搭配不同制程節(jié)點的模塊進行堆疊，再使用EMIB技術(shù)互聯(lián)。通過Foveros封裝技術(shù)，可以將重新設(shè)計、測試、流片等過程統(tǒng)統(tǒng)省略，直接將不同IP、不同工藝的各種成熟方案封裝在一起。英特爾也會在Meteor Lake首次采用自家的Intel 4制程工藝（約等于目前市場上已量產(chǎn)的7nm）。

據(jù)悉，Meteor Lake的GPU模塊最低配置96個EU，最高可配置192個EU，相比Alder Lake和Raptor Lake有大幅度提升。同時，其Xe-LP架構(gòu)也會由Gen 12.2改進為Gen 12.7。據(jù)報道，Meteor Lake的GPU模塊還將采用臺積電的3nm工藝制造，SOC-LP模塊則采用臺積電的4nm或5nm工藝制造，剩下的計算模塊才是英特爾的Intel 4制程。這是典型的Chiplet架構(gòu)，3nm、4nm或5nm混合使用，兼顧性能和成本。

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先進制程的“3岔口”

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