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三星宣布新晶體管:1nm后的選擇?

已有20041次閱讀2021-12-13標簽:
 IBM 和三星聲稱他們在半導體設計方面取得了突破。

在舊金山 IEDM 會議的第一天,兩家公司公布了一種在芯片上垂直堆疊晶體管的新設計。對于當前的處理器和 SoC,晶體管平放在硅表面上,然后電流從一側流向另一側。相比之下,垂直傳輸場效應晶體管 (VTFET) 彼此垂直,電流垂直流動。

據(jù) IBM 和三星稱,這種設計有兩個優(yōu)點。首先,它將允許他們繞過許多性能限制,將摩爾定律擴展到 1 納米閾值之外。更重要的是,由于電流更大,該設計減少了能源浪費。他們估計 VTFET 將使處理器的速度比采用 FinFET 晶體管設計的芯片快兩倍,功耗降低 85%。

IBM 和三星聲稱,這一過程可能有朝一日允許手機一次充電使用整整一周。他們表示,它還可以使某些能源密集型任務(包括加密采礦)更加節(jié)能,因此對環(huán)境的影響較小。

IBM 和三星尚未透露他們計劃何時將該設計商業(yè)化。他們并不是唯一一家試圖突破 1 納米屏障的公司。英特爾在七月曾表示,它的目標是到 2024 年完成埃級芯片的設計。該公司計劃使用其新的“英特爾 20A”節(jié)點和 RibbonFET 晶體管來完成這一壯舉。

三星計劃2025年量產2nm

 

在先進半導體工藝上,臺積電目前是無可爭議的老大,Q3季度占據(jù)全然53%的晶圓代工份額,三星位列第二,但份額只有臺積電的1/3,所以三星押注了下一代工藝,包括3nm及未來的2nm工藝。根據(jù)三星的計劃,3nm工藝會放棄FinFET晶體管技術,轉向GAA環(huán)繞柵極,3nm工藝上分為兩個版本,其中3GAE(低功耗版)將在2022年年初投入量產,3GAP(高性能版)則會在2023年年初批量生產。

對比5nm,三星新的3nm GAA可以讓面積縮小35%,同功耗下性能提高30%,同性能下功耗降低50%。

再往后就是2nm工藝,三星高管日前再次表態(tài)2nm工藝會在2025年量產。


不過具體的工藝指標還沒公布,只知道還是GAA晶體管,跟3nm一樣基于MBCFET(多橋溝道FET)技術,這是一種納米片晶體管,可以垂直堆疊,而且兼容現(xiàn)在的CMOS工藝,共享設備與制造方法,降低了新技術的升級成本。

三星的2nm工藝是一大進步,創(chuàng)新亮點不少,而且跟現(xiàn)在已有的2nm技術不同——此前IBM全球首發(fā)了2nm芯片,指甲蓋大小的面積就可以集成500億晶體管,相比7nm工藝提升了45%的性能或者減少75%的功耗,預計2024年量產。

三星也參與了IBM的2nm技術,然而自己量產的2nm技術跟IBM的2nm并不一樣,后者需要新的生產方法,三星還會依賴自家研發(fā)的2nm技術。

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