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據(jù)日經報道，imec 首席執(zhí)行官 Luc Van den hove 在日前舉辦的年度盛會“FUTURE SUMMITS 2022”的演講中表示，“結合多種技術可，我們可以擴展未來 15-20 年的路線圖。如圖 1所示。

圖1.半導體小型化路線圖

如圖所示，到2036 年左右，我們實現(xiàn) 2Å（0.2nm）工藝。目前，世界上最先進的實用半導體是3nm代，半導體巨頭臺積電（TSMC）等公司計劃在2023年開始生產2nm代。

Van den Hove 先生同時還列舉了“下一代 EUV（極紫外）曝光設備”、“晶體管結構的演變”和“布線工藝的獨創(chuàng)性”作為小型化必不可少的例子。隨著這些技術的結合，摩爾定律（在 1.5 到 2 年內使半導體的集成度翻倍）將繼續(xù)存在。

High-NA EUV光刻機進展順利

首先，正如大家所知道的，為了實現(xiàn)在2nm世代制造更精細的半導體，我們需要具有高產能和高數(shù)值孔徑 (High-NA) 的下一代 EUV 曝光系統(tǒng)。為此，Van den Hove介紹說，IMEC正在與全球最大的半導體曝光設備制造商荷蘭ASML進行聯(lián)合研究，荷蘭ASML是唯一的EUV制造商。

據(jù)ASML 系統(tǒng)工程總監(jiān) Jan van Schoot 在之前會議上的演講中說，該工具提供了更高的分辨率。這意味著您可以使用它打印更多功能。航拍圖像對比度可實現(xiàn)更好的局部 CD 均勻性。

相關報道指出，High-NA EUV光刻機的工作原理類似于當今的 EUV 光刻，但存在一些關鍵差異。例如與傳統(tǒng)鏡頭不同，高數(shù)值孔徑工具包含一個變形鏡頭，支持一個方向放大 8 倍，另一個方向放大 4 倍。所以字段大小減少了一半。在某些情況下，芯片制造商會在兩個掩模上加工一個芯片。然后將掩�？p合在一起并印刷在晶圓上，這是一個復雜的過程。

正因為該設備復雜，所以ASML正在與IMEC在一個于 2018 年聯(lián)合成立的實驗室里合作解決相關問題。

在上個月的SPIE 高級光刻 + 圖案化會議上，imec展示了其聯(lián)合High-NA 實驗室的最新成果，以及與ASML合作開發(fā)的圍繞極紫外 (EUV) 光刻系統(tǒng)的圖案化生態(tài)系統(tǒng)。

據(jù)Imec 預計，第一代商用 EUV 光刻工具將于 2023 年問世，到 2025 年將看到“在大批量制造環(huán)境中引入第一臺高數(shù)值孔徑的 EUV 光刻設備”。

而要實現(xiàn)這一時間表，需要完成目前正在進行的大量研究，最新數(shù)據(jù)在 SPIE 會議的十幾個個人貢獻中提供。

“我們的職責是與全球圖案化生態(tài)系統(tǒng)緊密合作，確保及時提供先進的抗蝕劑材料、光掩模、計量技術、變形成像策略和圖案化技術，充分受益于 High-NA EUV 提供的分辨率增益光刻掃描儀，”imec 首席執(zhí)行官 Luc Van den hove 評論道。

在演講，他涵蓋了三個廣泛的主題，一個是針對High NA EUV 原型系統(tǒng)的工藝和材料優(yōu)化。Imec 描述了線邊緣粗糙度 (LER) 和圖案塌陷如何成為使用薄抗蝕劑膜圖案化線/空間的最關鍵參數(shù)，并且已經開發(fā)出通過調整照明和掩模條件來減輕圖案粗糙度的策略。

另一項研究工作旨在調整所需的計量，因為向更小特征尺寸和更薄抗蝕劑膜的過渡提出了重大挑戰(zhàn)，尤其是需要對尺寸低于 10 納米的單個特征進行成像。

“通過調整現(xiàn)有計量工具的操作條件，可以顯著提高圖像對比度，”imec 的 Kurt Ronse 評論道。“由深度學習框架支持的專用軟件進一步增強了圖像分析和缺陷分類。通過與計量供應商的密切合作，imec 探索了用于可靠測量小特征的替代計量技術，例如高通量掃描探針計量和低壓像差校正 SEM。”

第三個主題涉及解決High NA EUV 掩模特定的挑戰(zhàn)，特別是掩模多層波紋和吸收線邊緣粗糙度，因為 imec 已確定掩模缺陷越來越多地影響最終晶圓圖案。

“掩模設計規(guī)則需要變得更嚴格，這些發(fā)現(xiàn)使我們能夠確定High NA EUV 光刻的掩模規(guī)格，”Ronse 說。“與 ASML 和我們的材料供應商一起，我們探索了帶有圖案的掩模吸收器的新型材料和架構。我們首次進行曝光以評估使用低 n 衰減相移掩模和掩模的影響低n吸收材料被證明可以改善晶圓上的掩模3D效果，并有助于增加High NA焦深。”

ASML CEO Peter Wennink在同一場活動中則表示，EUV曝光設備“將支撐行業(yè)未來15到20年的發(fā)展”，并介紹了下一代EUV曝光設備的發(fā)展現(xiàn)狀。“我們需要強有力的合作來實現(xiàn) 1.4 納米及以后的產品，”他說。他同時強調了與各種合作伙伴公司合作的重要性。

除了光刻機，晶體管則是到0.2納米的另一個保證。

未來的晶體管可能選擇

日經表示，當前先進的半導體器件采用“FinFET（鰭型場效應晶體管）”結構，但從 2nm 代開始，下一代晶體管“GAA（Gate-All-Around）”和“CFET（Complementary FET）”等。預計將被采用（圖2）。為了實現(xiàn)這一點，需要將二硫化鎢等新材料應用于晶體管中的溝道。

圖3.晶體管結構的演變

如圖所示，在IMEC的晶體管路線圖中，有nanosheet、forksheet和cfet所謂nanosheet，也就是納米片。作為一種GAAFET，納米片晶體管的導電溝道完全被包圍在高介電系數(shù)材料或金屬閘極之中，因此，閘極在縮短溝道的情況下，仍能展現(xiàn)更佳的溝道控制能力。

通常，多個納米片通道垂直堆疊以增加晶體管的有效寬度，從而提供額外的驅動電流，進一步降低元件尺寸與電容。而采用較窄的厚道設計，則可以降低層片之間的寄生電容。

雖然納米片能夠解決短期問題，但在imec看來，要繼續(xù)提升納米片的DC效能，最快速有效的方法是增加通道的有效寬度。然而，在一般的納米片架構下，實現(xiàn)這點并不容易。其主要問題是因為n型與p型MOSFET之間必須保留大范圍的間隙，因此，當標準單元的高度經過微縮，容納更寬的有效通溝道會越來越難，而且n-p間隙在金屬圖形化時還會變小。

這種情況下，forksheet閃亮登場。該架構由imec提出，首次亮相是在其2017年國際電子元件會議（IEDM）發(fā)表的SRAM微縮研究，在2019年會議發(fā)表的研究中則作為邏輯標準單元的微縮解決方案。forksheet制程實現(xiàn)了縮短n-p間隙的目標，在閘極圖形化前，先在n型與p型元件之間導入一層介電墻，圖形化的硬光罩就能在該介電墻上進行，相較之下，納米片制程則將其置于閘極溝道底部。

而從制程的觀點來看，叉型片源自于納米片，是進階的改良版本，主要差異包含導入介電墻、改良的forksheet內襯層與源，進一步微縮替代金屬閘極。

不過，forksheet架構還有靜電力的問題。納米片最受關注的特點，就是其四面環(huán)繞的閘極架構，藉此可以大幅提升對通道的靜電控制能力，但forksheet卻似退了一步，改成三面閘極架構。

最后，為了實現(xiàn)有效溝道寬度的最大化，互補式場效晶體管（Complementary FET；CFET）成為了可行的架構選擇。改架構以垂直堆棧n型與p型元件。也就是說，n-p間距轉成垂直方向，所以不需考量標準單元的高度限制。而垂直堆棧元件后釋出的新空間除了可以進一步延伸通道寬度，還能用來縮減軌道數(shù)至4軌以下。

而IMEC的模擬結果顯示，CFET架構能助益未來的邏輯元件或SRAM持續(xù)微縮。其溝道的構形可以是n型或p型的鰭片，或是n型或p型的納米片。

在IMEC看來，CFET架構會是納米片系列中最完善的架構，成為CMOS元件的最佳選擇。

布線和供電也是關鍵

Van den Hove 在演講中指出，為了提高晶體管的性能，還需要改進布線結構。

據(jù)了解，到目前為止，晶體管層上形成了10個或更多的布線層來供電，但隨著電路集成度的提高，連接它們的布線變得復雜和龐大，這阻礙了小型化。作為一種新方法，通過提供從背面供電的結構，可以增加正面布線設計的靈活性。

Van den Hove 先生也在演講介紹了使用納米硅通孔從普通布線層的背面連接的示例（圖 3）。未來，它有望用于堆疊晶體管和推進小型化。

圖3.通過背面供電實現(xiàn)布線層的靈活設計

我們知道，SoC 最初是一塊裸露的高質量晶體硅。我們首先在該硅片的最頂部制作一層晶體管。接下來，我們用金屬互連將它們連接在一起，形成具有有用計算功能的電路。這些互連形成在稱為堆棧的層中，可能需要 10 到 20 層的堆棧才能為當今芯片上的數(shù)十億個晶體管提供電力和數(shù)據(jù)。

最靠近硅晶體管的那些層又薄又小，以便連接到微小的晶體管，但是隨著您在堆棧中上升到更高級別，它們的尺寸會增加。正是這些具有更廣泛互連的級別更擅長提供功率，因為它們具有較小的電阻。

然后，您可以看到，為電路供電的金屬——供電網絡 (power delivery network：PDN)——位于晶體管的頂部，我們將此稱為前端供電。您還可以看到，電力網絡不可避免地與傳輸信號的電線網絡競爭空間，因為它們共享同一組銅線資源。

為了解決這個問題，我們可以利用位于晶體管下方的“空”（empty）硅，這在IMEC就是“埋入式電源軌”（buried power rails）或 BPR。該技術在晶體管下方而不是上方建立電源連接，目的是創(chuàng)建更粗、電阻更小的軌道，并為晶體管層上方的信號傳輸互連騰出空間。

據(jù)IEEE報道，要構建 BPR，您首先必須在晶體管下方挖出深溝槽，然后用金屬填充它們。您必須在自己制作晶體管之前執(zhí)行此操作。所以金屬的選擇很重要。這種金屬需要承受用于制造高質量晶體管的加工步驟，其溫度可達 1,000 °C。在那個溫度下，銅會熔化，熔化的銅會污染整個芯片。因此，IMEC 他們對熔點較高的釕和鎢進行了試驗。

由于晶體管下方有如此多的未使用空間，您可以將 BPR 溝槽做得又寬又深，這非常適合輸送電力。與直接位于晶體管頂部的薄金屬層相比，BPR 的電阻可以是其 1/20 到 1/30。這意味著 BPR 將有效地允許您為晶體管提供更多功率。

此外，通過將電源軌從晶體管的頂部移開，您可以為信號傳輸互連騰出空間。這些互連形成基本電路“單元”——最小的電路單元，例如 SRAM 存儲器位單元或我們用來組成更復雜電路的簡單邏輯。通過使用我們騰出的空間，可以將這些單元縮小16% 或更多，這最終可以轉化為每個芯片上更多的晶體管。即使特征尺寸保持不變，進一步推動摩爾定律。

寫在最后

在 17 日的演講中，Van den Hove 介紹了除了小型化之外提高半導體性能的技術。例如負責操作的邏輯和存儲數(shù)據(jù)的存儲器以三維連接時，堆疊多個芯片的“三維實現(xiàn)”是有效的，這也可以縮短彼此之間的距離，有利于芯片之間的高速通信和省電（圖4）。不僅是作為計算機基本配置的馮諾伊曼型處理器，而且還有望開發(fā)出模仿腦神經細胞運動的腦型芯片。

圖4.高性能半導體的 3D 安裝示例

“通過優(yōu)化結合各種元素的整個系統(tǒng)，我們可以克服當前的限制并實現(xiàn)新的顛覆性創(chuàng)新，”Van den Hove 最后說。

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