但臺積電警告說，為了利用這些創(chuàng)新，芯片設(shè)計人員將需要使用全新的電子設(shè)計自動化 (EDA)、模擬和驗證工具以及 IP。雖然做出如此大的轉(zhuǎn)變從來都不是一件容易的事，但臺積電很早就給芯片設(shè)計人員帶來了一些好消息：即使 N2 還需要幾年時間，許多主要的 EDA 工具、驗證工具、基礎(chǔ) IP 和甚至 N2 的模擬 IP 也已可供使用。

臺積電設(shè)計基礎(chǔ)設(shè)施管理主管 Dan Kochpatcharin 在阿姆斯特丹舉行的 OIP 2023 會議上表示：“對于 N2，我們可以提前兩年與他們合作，因為 Nanosheet 是不同的。” “[EDA] 工具必須準(zhǔn)備就緒，因此 OIP 所做的就是盡早與它們合作。我們擁有一支龐大的工程團隊來與 EDA 合作伙伴、IP 合作伙伴和[以及其他]合作伙伴合作。”

原定于 2025 年下半年某個時間開始生產(chǎn) N2 芯片的準(zhǔn)備工作很早就開始了。Nanosheet GAA 晶體管的行為與熟悉的 FinFET 不同，因此 EDA 和其他工具和 IP 制造商必須從頭開始構(gòu)建他們的產(chǎn)品。這就是臺積電開放創(chuàng)新平臺（OIP）展示其實力的地方，使臺積電的合作伙伴能夠提前開始開發(fā)他們的產(chǎn)品。

目前，Cadence、Synopsys等主流EDA工具，以及Ansys、西門子等多家EDA工具均已通過臺積電認證，芯片開發(fā)者已經(jīng)可以使用這些工具進行芯片設(shè)計。此外，Cadence 和 Synopsys 的 EDA 軟件程序已準(zhǔn)備好進行模擬設(shè)計遷移。此外，Cadence 的 EDA 工具已經(jīng)支持 N2P 的背面供電網(wǎng)絡(luò)。

對于預(yù)構(gòu)建的 IP 設(shè)計，事情會花費更長的時間。TSMC 的基礎(chǔ)庫和 IP，包括標(biāo)準(zhǔn)單元、GPIO/ESD、PLL、SRAM 和 ROM，已準(zhǔn)備好用于移動和高性能計算應(yīng)用。同時，一些 PLL 存在于硅前開發(fā)套件中，而其他 PLL 則經(jīng)過硅驗證。最后，非易失性存儲器、接口 IP 甚至小芯片 IP 等模塊尚不可用——這成為一些芯片設(shè)計的瓶頸——但這些模塊正在由 Alphawave、Cadence、Credo、eMemory、GUC 等公司積極開發(fā)或計劃開發(fā)，根據(jù)臺積電的幻燈片，新思科技（Synopsys）。最終，用于設(shè)計 2 nm 芯片的工具和庫生態(tài)系統(tǒng)正在整合，但尚未全部實現(xiàn)。

“[開發(fā)具有納米片晶體管的 IP]并不難，但它確實需要更多的周期時間，周期時間有點長，”Kochpatcharin 說。“其中一些 IP 供應(yīng)商還需要接受培訓(xùn)，[因為]它們只是不同。從平面 [晶體管] 到 FinFET，并不難，你只需要知道如何制作 FinFET。[這是]同樣的事情，你只需要知道如何做[這個]。所以，確實需要一些時間來接受培訓(xùn)，但是[當(dāng)你接受培訓(xùn)時]，這很容易。所以這就是我們早開始的原因。”

盡管芯片的許多主要構(gòu)建模塊都已支持 N2，但在臺積電的 2 納米級制程技術(shù)投入量產(chǎn)之前，許多公司仍需完成大量工作。傾向于自行設(shè)計（或共同設(shè)計）IP 和開發(fā)工具的大公司已經(jīng)在開發(fā) 2 nm 芯片，并且應(yīng)該在 2025 年 2 月開始量產(chǎn)時準(zhǔn)備好產(chǎn)品。其他玩家也可以火起來他們的設(shè)計引擎，因為臺積電及其合作伙伴正在順利進行 2 納米準(zhǔn)備工作。

下一代芯片需要合作

今年，臺積電將慶祝其開放創(chuàng)新平臺成立 15 周年，這是一項多方面的計劃，將代工廠的供應(yīng)商、合作伙伴和客戶聚集在一起，幫助臺積電的客戶高效、及時地更好地構(gòu)建創(chuàng)新芯片。OIP 計劃多年來不斷發(fā)展，目前涉及數(shù)十家公司和超過 70,000 個適用于各種應(yīng)用的 IP 解決方案。它持續(xù)增長，當(dāng)下一代技術(shù)（例如 2 nm）和先進封裝方法在未來幾年成為主流時，其重要性將比以往任何時候都更高。

臺積電設(shè)計基礎(chǔ)設(shè)施管理主管 Dan Kochpatcharin 在荷蘭阿姆斯特丹舉行的 OIP 2023 會議上表示：“這不是一個營銷計劃，它實際上是一個為行業(yè)提供支持的工程計劃。” “我們擁有一支龐大的工程團隊來與 EDA 合作伙伴、IP 合作伙伴和設(shè)計合作伙伴合作。”

加快上市時間是臺積電 OIP 計劃的基石之一。在2008年OIP計劃出現(xiàn)之前，臺積電將在大約18個月的時間內(nèi)開發(fā)出工藝技術(shù)和工藝開發(fā)套件（PDK），然后將PDK和設(shè)計規(guī)則移交給其電子設(shè)計自動化（EDA）軟件和IP開發(fā)商中的合作伙伴。后者將再花費 12 個月創(chuàng)建 EDA 工具并構(gòu)建 IP 模塊，然后向?qū)嶋H芯片設(shè)計人員提供程序和 IP 解決方案。然后，芯片開發(fā)商還需要 12 個月的時間來構(gòu)建實際的芯片。

借助 OIP，臺積電的 EDA 工具和 IP 設(shè)計合作伙伴可以在臺積電開始開發(fā)其新生產(chǎn)節(jié)點幾個月后開始開發(fā)其產(chǎn)品。而且，代工廠聲稱，當(dāng)臺積電最終確定其工藝技術(shù)時，EDA 工具和 IP 已經(jīng)為芯片設(shè)計人員準(zhǔn)備好了。臺積電表示，這將產(chǎn)品上市時間縮短了約 15 個月。與此同時，隨著新節(jié)點的開發(fā)時間和芯片的開發(fā)時間越來越長，臺積電與 EDA 和 IP 提供商之間早期合作的價值正在增加。

例如，臺積電兩年來一直在與合作伙伴進行 N2（2 納米級）EDA 和 IP 準(zhǔn)備工作，臺積電的目標(biāo)是在 2025 年下半年為芯片設(shè)計人員準(zhǔn)備好工具和通用 IP。

熱心的讀者可能會想知道，為什么即使該計劃取得了成功，OIP 在 15 年內(nèi)只增長到 39 個 IP 成員。Dan Kochpatcharin 表示，事實證明，臺積電對加入該計劃的公司極為挑剔。臺積電需要 OIP 計劃的成員真正為其做出貢獻，并使共同努力大于所有部分的總和。由于臺積電客戶使用 OIP 計劃參與者提供的 IP、軟件和服務(wù)，因此后者必須在其領(lǐng)域非常出色才能成為 OIP 的一部分。

事實上，臺積電甚至有其 TSMC9000 計劃（名稱模仿 ISO 9000 質(zhì)量政策），為 IP 設(shè)計設(shè)定質(zhì)量要求。IP 合作者接受 TSMC9000 評估，結(jié)果可在 TSMC-Online 上獲取，為客戶提供有關(guān) IP 可靠性和風(fēng)險的指導(dǎo)。

“我們對 IP 進行了大量的資格認證，在 test shuttles進行流片之前，他們有 TSMC 9000 檢查表，[...]客戶可以在 TSMC-Online 上看到[所有]結(jié)果，”Kochpatcharin 解釋道。“所以，他們可以看到，這個 IP 得到了硅片的引入，因此，他們對該 IP 更有信心。[他們還看到]有多少客戶采用了 [這個 IP]、有多少流片以及有多少產(chǎn)品。對于缺乏更好的術(shù)語，即知識產(chǎn)權(quán)消費者報告。”

聯(lián)盟成員在臺積電的首要目錄中列出了他們的 IP，其中包含來自 39 個貢獻者的數(shù)千個 IP 選項�？蛻艨梢允褂门_積電在線設(shè)計門戶上的“IP中心”搜索IP。目錄中的每個 IP 均由其原始合作伙伴開發(fā)、銷售和支持。同時，芯片開發(fā)人員甚至可以查看一個IP或另一個IP的受歡迎程度，這可以讓芯片開發(fā)人員對他們的選擇更有信心。如今，信心非常重要，而且對于 3 納米、2 納米以及未來的節(jié)點來說，隨著流片變得更加昂貴，信心將變得更加重要。

但加快上市時間和確保質(zhì)量并不是 OIP 計劃的唯一目的。它旨在簡化芯片的開發(fā)、生產(chǎn)、測試和封裝。臺積電的 OIP 涉及多種成員，并分為六個計劃或聯(lián)盟，每個計劃或聯(lián)盟負責(zé)不同的工作：

一、IP 聯(lián)盟專注于提供經(jīng)過硅驗證、生產(chǎn)驗證和代工廠特定的知識產(chǎn)權(quán) (IP)，供臺積電客戶選擇。

二、EDA 聯(lián)盟包括提供符合臺積電技術(shù)要求并支持代工廠生產(chǎn)節(jié)點的電子設(shè)計自動化 (EDA) 軟件的公司。

三、設(shè)計中心聯(lián)盟由合約芯片設(shè)計師以及提供系統(tǒng)級設(shè)計解決方案支持的公司組成。

四、云聯(lián)盟結(jié)合了 EDA 工具制造商和云服務(wù)提供商，使臺積電的客戶能夠在云中開發(fā)和模擬他們的芯片，以減少內(nèi)部計算需求。

五、3D Fabric Alliance 聯(lián)合了所有負責(zé)先進封裝和多芯片處理器開發(fā)的公司，主要包括上述所有公司以及存儲器制造商（包括美光、三星和 SK Hynix）、基板、OSAT、和測試設(shè)備制造商。

六、價值鏈聯(lián)盟類似于設(shè)計中心聯(lián)盟，但旨在提供更廣泛的合同芯片設(shè)計服務(wù)和 IP 產(chǎn)品，以滿足從初創(chuàng)公司、OEM 到 ASIC 設(shè)計人員等廣泛客戶的需求。

3D Fabric Alliance計劃于去年年底推出，因此可以被認為是OIP的最新成員。與此同時，3DFabric 聯(lián)盟希望通過新成員快速擴張，這是有原因的。

工藝技術(shù)變得越來越復(fù)雜，這一點不會改變。隨著 Ansys、Cadence、Siemens EDA 和 Synopsys 等 EDA 制造商將人工智能功能融入到他們的工具中，芯片設(shè)計工作流程可能會變得更加容易。但由于高數(shù)值孔徑 EUV 光刻掃描儀將掩模版尺寸從 858 mm2減半至 429 mm2，看來大多數(shù)人工智能和高性能計算 (HPC) 處理器將在未來幾年采用多塊設(shè)計，這將推動對有助于創(chuàng)建多塊解決方案、先進封裝、HBM 型存儲器和全新測試方法的軟件的需求。這將再次增加全行業(yè)合作的重要性以及臺積電OIP的重要性。

“[我們自 2016 年以來一直提供 InFO_PoP] 和 InFO_oS 3D IC，[3D IC 已經(jīng)]投入生產(chǎn)多年，[但]當(dāng)時它仍然是一個利基[市場]，”Kochpatcharin 說。“客戶必須知道他們在做什么 [...]，而 [當(dāng)時] 只有少數(shù)人可以制作 3D IC。[2021 年]，我們推出了 3DFabric 活動，我們希望使其對所有人通用，因為有了人工智能和[來自多家公司]的 HPC，[這些] 不再是小眾事物。因此，每個人都必須能夠使用 3D IC。[例如]，汽車是 3D IC 的一個精彩[應(yīng)用]，有一個[巨大的市場]。] 市場在那里。”

與此同時，為了實現(xiàn)芯片之間和小芯片之間的下一代連接，臺積電預(yù)計將需要硅光子學(xué)，因此該公司正在其 OIP 計劃中積極朝這個方向努力。

“如果你進入 N2，下一個出現(xiàn)的就是硅光子學(xué)，”Kochpatcharin 說。“我們在這里啟動了一個流程，需要 [設(shè)計服務(wù)合作伙伴] 才能為客戶提供支持。”