中國(guó)北京，2012 年 3 月 6日– MathWorks 近日宣布推出 HDL Coder，該產(chǎn)品 支持MATLAB 自動(dòng)生成 HDL 代碼，允許工程師利用廣泛應(yīng)用的 MATLAB 語(yǔ)言實(shí)現(xiàn) FPGA 和 ASIC 設(shè)計(jì)。MathWorks 還宣布推出了 HDL Verifier，該產(chǎn)品包含用于測(cè)試 FPGA 和 ASIC 設(shè)計(jì)的 FPGA 硬件在環(huán)功能。有了這兩個(gè)產(chǎn)品，MathWorks 現(xiàn)在可提供利用 MATLAB 和 Simulink 進(jìn)行 HDL 代碼生成和驗(yàn)證的能力。

MathWorks 嵌入式應(yīng)用程序和認(rèn)證部經(jīng)理 Tom Erkkinen 說(shuō)：“世界各地的工程師都在使用 MATLAB 和 Simulink 來(lái)設(shè)計(jì)系統(tǒng)和算法�，F(xiàn)在，有了 HDL Coder 和 HDL Verifier，他們?cè)陂_(kāi)發(fā) FPGA 和 ASIC 設(shè)計(jì)時(shí)再也不用手動(dòng)編寫(xiě) HDL 代碼，也不再需要手寫(xiě)HDL測(cè)試平臺(tái)了。”

HDL Coder 利用 MATLAB 功能和 Simulink 模型生成可移植和可綜合的 VHDL 和 Verilog 代碼，可用于 FPGA 編程或 ASIC 原型開(kāi)發(fā)和設(shè)計(jì)。因此，工程師隊(duì)伍現(xiàn)在可以立即識(shí)別出針對(duì)硬件實(shí)現(xiàn)的最佳算法。Simulink 模型和所生成 HDL 代碼之間的可追溯性同時(shí)也支持開(kāi)發(fā)遵循 DO-254 和其他標(biāo)準(zhǔn)的高完整性應(yīng)用程序。

Xilinx 全球營(yíng)銷(xiāo)和業(yè)務(wù)發(fā)展部高級(jí)副總裁 Vin Ratford說(shuō)：“HDL Coder 提供與 Xilinx ISE 設(shè)計(jì)套件的集成通道，創(chuàng)建了一種按鈕式工作流程，這樣，使用 MathWorks 產(chǎn)品的算法開(kāi)發(fā)人員開(kāi)發(fā)面向 Xilinx FPGA 的應(yīng)用就更加容易了。這種集成化使得我們的共同客戶(hù)能夠訪問(wèn)大量經(jīng)過(guò)Xilinx優(yōu)化的IP組合，進(jìn)一步提高了他們的生產(chǎn)率。”

HDL Verifier 目前支持 Altera 和 Xilinx FPGA 開(kāi)發(fā)板的 FPGA 硬件在環(huán)驗(yàn)證。HDL Verifier 提供協(xié)同仿真界面，能將 MATLAB 和 Simulink 與 Cadence Incisive、Mentor Graphics ModelSim 以及 Questa HDL 等仿真程序聯(lián)結(jié)。有了這些功能，工程師可以迅速驗(yàn)證 HDL 實(shí)現(xiàn)是否符合 MATLAB 算法和 Simulink 系統(tǒng)規(guī)格。

Altera 公司產(chǎn)品及企業(yè)營(yíng)銷(xiāo)副總裁 Vince Hu 指出：“隨著越來(lái)越多的行業(yè)采用 FPGA，
設(shè)計(jì)師需要一種方法來(lái)彌合系統(tǒng)模型和 FPGA 設(shè)計(jì)之間的驗(yàn)證差距。HDL Verifier 將系統(tǒng)模型與 FPGA 結(jié)合一起，使得工程師能夠使用 Altera FPGA 和 Simulink 進(jìn)行 FPGA 硬件在環(huán)驗(yàn)證。這個(gè)工作流程縮短了驗(yàn)證周期，同時(shí)也幫助工程師在芯片實(shí)現(xiàn)方面樹(shù)立了更強(qiáng)的信心。”

　　 
HDL Coder：HDL Workflow Advisor 提供自定義和優(yōu)化 HDL 代碼的選項(xiàng)，并能直接從 MATLAB 中自動(dòng)進(jìn)行 FPGA 編程。